Список форумов   Список форумов  

Вопрос по программированию плис NI PXIe-7965R

Обсуждение работы в LabVIEW с оборудованием

Модераторы: Техподдержка NI, Robert, Модератор

Вопрос по программированию плис NI PXIe-7965R

Сообщение AlterMann » Чт фев 24, 2011 5:05 pm

Пишу демодулятор на плис. Анализатор принимает сигнал с IQ rate 10 МГц по 2097152 элементов. На плис реализован демодулятор.
В свойствах FIFO Host to target в окне "Requested number of elements" поставил 2097152. В окне "Actual number of elements" отображается 32773 элемента.
Подаю на FIFO Host to target массив 2097512, выдает следующее сообщение: "The number of elements to read or write must be less than or equal to the depth of the host memory DMA FIFO".
Максимальный размер массива, который позволяет подать в FIFO - 65536 элементов, в 2 раза больше, чем отображается в окне "Actual number of elements".

Вопрос: можно ли как-то увеличить глубину хост памяти DMA FIFO и подать на плис массив размера 2097152 элементов.

Разбивать большой массив на части по 65536 элементов, а потом собирать обратно пробовал - процессор не успевает делить массив на части раньше, чем придет следующий массив 2097152 элемента.
AlterMann
 
Сообщений: 1
Зарегистрирован: Чт фев 24, 2011 2:42 pm
Откуда: Russian Federation

Re: Вопрос по программированию плис NI PXIe-7965R

Сообщение Андрей Дубатов » Ср мар 16, 2011 4:50 pm

Вот что говорит по этому поводу Help:
Specifying the Depth of a DMA FIFO
When you create a DMA FIFO, you specify the size, or depth, of the FIFO buffer on the FPGA. You also can specify the size of the FIFO buffer on the host computer by using the Invoke Method function in a host VI to invoke the Configure method. If you do not specify the size of the host memory part of the FIFO, the Invoke Method function uses a default of 10,000 elements. Make sure the host and FPGA parts of the FIFO are large enough so that they do not fill in the case of the longest expected delay in the host VI. For example, PCI bus traffic can cause delays in automatic transfers from the FPGA target to the host. The purpose of a FIFO buffer is to accommodate jitter, so the longer the delays you expect, the more depth you need.

Consider the following situations when you specify the depth of the DMA FIFO:

FIFO depth is too small—When a large transfer delay occurs, the DMA FIFO might fill to capacity. The Timed Out? output of the FIFO Method Node configured with the Write method returns TRUE to indicate that the FIFO is full. When the FIFO is full, new values do not replace stored values, resulting in data loss.
FIFO depth is too large—If the FPGA part of the DMA FIFO is too large, other functions cannot use the unused memory dedicated to the FIFO. If the host part of the FIFO is too large, other programs on the host computer cannot use the unused memory in the DMA FIFO.

LabView Help -> FPGA Module -> Controlling and Monitoring FPGA VIs -> Programmatic FPGA Interface Communication -> Transferring Data between the FPGA and the Host
С уважением,
Андрей Дубатов
Отдел технической поддержки | National Instruments | (495) 783-68-51 | ni.com/russia
Андрей Дубатов
Пользователь
 
Сообщений: 18
Зарегистрирован: Пн фев 07, 2011 12:13 pm


Вернуться в LabVIEW и оборудование National Instruments

Кто сейчас на форуме

Сейчас этот форум просматривают: нет зарегистрированных пользователей и гости: 2

cron